台积电 2nm 芯片试产：良率突破与产能布局双推进

在半导体制造领域，台积电于新竹宝山工厂已正式开启 2nm 芯片试产工作，这一进展标志着芯片制造工艺迈向新的里程碑。该工厂当前良率达 60%，此数据超出台积电内部预期，为后续大规模量产奠定了坚实基础。台积电不仅于此，还规划于明年上半年在高雄工厂展开 2nm 试产，其产能布局得以进一步拓展。

从代工厂生产芯片的常规要求来看，批量生产需满足特定良率标准，一般而言这一标准在 70% 及以上。但依据台积电当前 2nm 芯片的推进速度，在大规模量产前，其有充足时间与能力使良率提升至量产所需水平，这充分表明台积电在 2nm 芯片生产进程中已斩获实质性成果。

而随着 2nm 时代的逐步来临，芯片价格呈现显著上升趋势。据相关报道，台积电 2nm 晶圆价格已超 3 万美元，相较之下，现阶段 3nm 晶圆价格处于 1.85 万至 2 万美元区间。

在 2nm 制程关键节点上，台积电将首次采用 Gate-all-around FETs 晶体管技术，借助该技术能有效提升芯片性能并优化功耗表现。同时，N2 工艺可与 NanoFlex 技术相适配，为芯片设计人员赋予更具灵活性的标准元件选择。与现行 N3E 工艺对比，N2 工艺在同等功率条件下性能可提升 10% - 15%，或者在相同频率状况下功耗能降低 25% - 30%，并且晶体管密度亦会提升 15%。